Nehalem #2
Durch die Integration des Speicher-Controllers in den Prozessor fällt bei Speicherzugriffen endlich der Umweg über Frontsidebus und Chipsatz weg, welcher bei der aktuellen Core-Mikroarchitektur zu einem Nadelöhr geworden ist. Zudem wird es sich nicht um einen Dual-Channel Speicher-Controller handeln, denn Intel hat gleich drei Speicherkanäle eingeplant. Intel verspricht sich von dieser Maßnahme eine bis zu vierfach höhere Speicherbandbreite im Vergleich zu aktuellen Plattformen.

Quelle: Intel

Jeder der drei Speicherkanäle kann mit bis zu drei DIMMs bestückt werden, pro CPU können daher neun Speicherriegel angesteuert werden. Laut Intel werden DDR3-800, 1066, 1333 sowie zukünftige Standards unterstützt.

Quelle: Intel

Die Anbindung an weitere Geräte findet über Intels QuickPath Interconnect statt, welcher mit AMDs "HyperTransport" vergleichbar ist. Es handelt sich um eine Punkt-zu-Punkt Verbindung mit einer Bandbreite von bis zu 25,6 Gb/s pro Link. Pro CPU-Sockel sind zwei solcher Links vorhanden.

Quelle: Intel

Für 2009 plant Intel den Nehalem auf eine Strukturgröße von 32 nm zu schrumpfen (Codename "Westmere"), 2010 folgt dann die nächste Architekturstufe in Form der 32 nm "Sandy Bridge" Prozessoren. Intel will die SSE-Einheiten und Datenpfade im "Sandy Bridge" auf 256 Bit (Advanced Vector Extension, AVX) verbreitern, aktuelle Prozessoren arbeiten mit einer Breite von 128 Bit.