Betrachten wir zunächst die Verbesserungen in der NetBurst Architektur:
- Improved Branch Predictor
- Improved Pre-Fetcher
- Improved shift/rotate latency
- Improved imul latency
- Additional WC (Write Combining) Buffers
- Improvements to HyperThreading Technology
- SSE3
Der "Improved Branch Predictor" ist quasi die "Wahrsageeinheit" des Prozessores. Hier versucht die CPU Vorarbeit zu leisten, indem die nächsten Arbeitsschritte vorhergesehen werden. Der User kann sich einen auszuführenden Code als Entscheidungsbaum mit vor- und zurückgerichteten Entscheidungsästen (Branches) vorstellen. Für den Fall, dass der Instruction-Decoder feststellt, dass der Brach Target Buffer (BTB) keine Vorhersage für einen Branch hat, hat Intel beim Prescott einige Optimierungen vorgenommen. Dies ist insbesondere deshalb notwendig, da Intel die Pipeline des Prescott von 20 Schritten (Northwood) auf 31 verlängert hat, die vom Branch Predictor vorab gefüllt wird. Sollte dieser einmal falsch liegen, wäre die vorrausschauende Befüllung leider nutzlos, denn in diesem Fall muß die Pipeline komplett geleert werden. Zur Optimierung wird einerseits die Vorhersage zur Laufzeit durchgeführt, wodurch ein schnellerer Neustart möglich wird, was wiederum eine bessere Performance zur Folge hat. Andererseits wurde der Dynamic Branch Predictor an sich optimiert, um die Mispredictions selbst zu verringern. Zu diesem Zweck wurde ein indirekter Predictor eingeführt, auf dessen Funktion aus Komplexitätsgründen nicht näher eingegangen werden soll. Darüber hinaus wurde der Static Predictor, der beim Pentium 4 Northwood zu entscheiden hatte, ob ein Branch zurückgerichtet ist und daher genommen wird oder, ob ein Branch vorwärts gerichtet ist und eben nicht akzeptiert wird, dahingehend optimiert, neben der Richtung und der Distanz zusätzliche Bedingungen zu betrachten.
Auf eine ähnliche Art und Weise arbeitet auch der "Improved (Hardware) Pre-Fetcher". Dieser versucht anhand der Datenströme vorrauszusagen, welche Daten als nächstes benötigt werden und lädt diese vorsorglich. Beim Prescott wurde die Fähigkeit, wann ein Daten-Prefetch sinnvoll ist und welche Daten prefetcht werden sollen, optimiert. Liegt der Prefetcher richtig, lässt sich auch hier viel Zeit einsparen.
"Shift/Rotate" wird bei der Verschlüsselung/Entschlüsselung von Daten benutzt, hier hatten vor allem die ersten Pentium 4 Prozessoren eine Leistungsschwäche gezeigt.
"Improved imul latency" bezieht sich auf die Trennung der imul Einheiten beim Prescott. Für Fliesskomma- und Integerberechnung steht nun jeweils eine eigene Einheit zur Verfügung, der Northwood musste sich noch mit einer kombinierten Einheit begnügen.
Um die Performance des Memory-Subsystems zu verbessern, wurde die Anzahl der Write-Combining Buffers, die unter anderem zum Monitoren des zu speichernden Datenstroms benötigt werden, von 6 beim Northwood auf 8 beim Prescott erhöht. Anstelle beipielsweise mehrere kleine Datenpakete zum AGP zu schicken, werden diese in den Buffern gespeichert und in einem großen Burst übertragen. Daraus resultiert eine effizientere Ausnutzung der FSB Bandbreite, schließlich ergibt sich aus einem großen Burst ein geringerer Overhead, als aus mehreren kleinen. Zusätzlich verfügt der Prescott nun über 32 (Nothwood: 24) Store-Buffer, weiterhin wurde die Zahl der bearbeitbaren "outstanding loads" von 4 auf 8 erhöht, was sich positiv auf die HyperThreading-Leistung auswirken sollte.
Im Ergebnis sollte insbesondere HyperThreading von den vergrößerten Caches, den Verbesserungen in der Netburst-Architektur und den neuen SSE3-Befehlen profitieren. Auf SSE3 werden wir in einem eigenständigen Abschnitt detailliert eingehen.
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